<div dir="auto"><div><br><div class="gmail_extra"><br><div class="gmail_quote">On Aug 15, 2017 4:32 AM, "Denis Obrezkov" <<a href="mailto:denisobrezkov@gmail.com">denisobrezkov@gmail.com</a>> wrote:<br type="attribution"><blockquote class="quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div class="gmail_extra"><div class="elided-text"><div class="gmail_quote">2017-08-15 5:44 GMT+02:00 Hesham Almatary <span dir="ltr"><<a href="mailto:heshamelmatary@gmail.com" target="_blank">heshamelmatary@gmail.com</a>></span>:<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Hi Denis,<br>
<br>
You just need to modify riscv_interrupt_disable(). Read the priv-spec<br>
manual for your RISC-V version, and determine which bit should be<br>
cleared (it's called MIE in priv-1.10, but you mentioned you work with<br>
priv-1.9).<br></blockquote></div></div></div></div></blockquote></div></div></div><div dir="auto"><br></div><div dir="auto">Is the bit set correctly for the idle thread?</div><div dir="auto"><br></div><div dir="auto">I assume this is with a real clock driver so is it maintained properly across an ISR?</div><div dir="auto"><br></div><div dir="auto">It is either screwed up by the thread context initialization, context switch, or ISR code. ISR code has two exit paths. It could be the preemption path. That would occur about 5 seconds into the execution of ticker and TA1 will preemption idle.</div><div dir="auto"><div class="gmail_extra"><div class="gmail_quote"><blockquote class="quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div dir="ltr"><div class="gmail_extra"><div class="elided-text"><div class="gmail_quote"><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
<br>
Cheers,<br>
Hesham<br>
<div><div class="m_-7070347055731552473h5"><br>
On Mon, Aug 14, 2017 at 6:10 PM, Denis Obrezkov <<a href="mailto:denisobrezkov@gmail.com" target="_blank">denisobrezkov@gmail.com</a>> wrote:<br>
> Hello all,<br>
><br>
> at the end of the GSoC I've found out that interrupts in my BSP<br>
> weren't properly enabled/disabled globally.<br>
> This happens because my work is based on the Hesham's<br>
> BSP for RISC-V and it was done for the previous version of ISA.<br>
> Thus, the Hesham's interrupt enabling/disabling instructions did<br>
> nothing in my version of ISA.<br>
> I've tried to fix this issue, but without much of success.<br>
><br>
> --<br>
> Regards, Denis Obrezkov<br>
><br>
</div></div>> ______________________________<wbr>_________________<br>
> devel mailing list<br>
> <a href="mailto:devel@rtems.org" target="_blank">devel@rtems.org</a><br>
> <a href="http://lists.rtems.org/mailman/listinfo/devel" rel="noreferrer" target="_blank">http://lists.rtems.org/mailman<wbr>/listinfo/devel</a><br>
<span class="m_-7070347055731552473HOEnZb"><font color="#888888"><br>
<br>
<br>
--<br>
Hesham<br>
</font></span></blockquote></div></div>Yes, I've already done it, but it doesn't work. It just staying disabled after some </div><div class="gmail_extra">amount of ticks.</div><font color="#888888"><div class="gmail_extra"><br clear="all"><div><br></div>-- <br><div class="m_-7070347055731552473gmail_signature" data-smartmail="gmail_signature">Regards, Denis Obrezkov</div>
</div></font></div>
<br>______________________________<wbr>_________________<br>
devel mailing list<br>
<a href="mailto:devel@rtems.org">devel@rtems.org</a><br>
<a href="http://lists.rtems.org/mailman/listinfo/devel" rel="noreferrer" target="_blank">http://lists.rtems.org/<wbr>mailman/listinfo/devel</a><br></blockquote></div><br></div></div></div>