<div dir="ltr"><br><div class="gmail_extra"><div class="gmail_quote"><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">
There are buggy implementations of this but in this case, my guess is<br>
that the clock interrupts are occurring faster than they can be effectively<br>
cleared. Could be nesting interrupts, not clearing before another one, etc.<br></blockquote><div>So if I understand correctly, this bug relates to implementation of pc386 BSP, right? Because on a 3.3 GHz Pentium PC we have enough time to clear the tick interrupt even with 10 us for each tick. I may recall that we had no problem with 10 us tick on LPC3250.<br>
</div><div>And another question: does pc386 use TSC (when available) in order to generate tick interrupts at each MICROSECONDS_PER_TICK?<br></div><div> </div></div></div></div>