<div dir="ltr"><div dir="ltr"><div><br></div></div><br><div class="gmail_quote"><div dir="ltr" class="gmail_attr">On Wed, Nov 18, 2020 at 8:37 AM <<a href="mailto:Jan.Sommer@dlr.de">Jan.Sommer@dlr.de</a>> wrote:<br></div><blockquote class="gmail_quote" style="margin:0px 0px 0px 0.8ex;border-left:1px solid rgb(204,204,204);padding-left:1ex">Hello,<br>
<br>
We try to use the xilinx_zynq_zedboard BSP with some devices synthesized to the PL, e.g. a Xilinx NS16550 Uart.<br>
If I try to access any of the AXI registers, I get a fatal error with a vector number 0x04 (undefined instruction).<br>
Accessing the same register address from within a Xilinx standalone hello-world program works as expected.<br>
Could it be that during the RTEMS startup some of the system initialization is reset so that accessing the PL devices fails?<br></blockquote><div><br></div><div> <div>The default memory map does not provide access to any of the PL address range.  You'll have to override the weak symbol zynq_setup_mmu_and_cache to provide your own memory map.  The MMU code only supports 1 MB superpages at this time.<br></div><div><br></div><div>Caveat: My information could be a little out of date.  We're still running on a pre-release version of RTEMS 5.0.  But hopefully this points you in the right direction.  In particular, I know that some work has been done to support 4kB pages, but I don't know if the entry point arm_cp15_start_setup_translation_table_and_enable_mmu_and_cache currently uses that support or not.</div></div></div><br>-- <br><div dir="ltr" class="gmail_signature">Jonathan Brandmeyer<br>PlanetiQ</div></div>